AMD Zen6將為Medusa Point行動處理器和Olympic Ridge桌上型處理器提供支援

根據Moore's Law is Dead的轟動性新報告， AMD正在準備推出兩款採用下一代Zen6架構的重要客戶端處理器。它們是Medusa Point行動處理器和Olympic Ridge桌上型電腦。前者是一個BGA，其尺寸和與目前的Strix Point大致相同，但後者是為現有的Socket AM5設計的，這使其成為第三個（也可能是最後一個）這樣做的架構。如果您還記得的話Socket AM4服務於三代Zen，不包括更新的Zen+。此項努力的核心是AMD計劃在其客戶端和伺服器產品線中採用的新型CPU複合晶片 (CCD)。

Zen6性能CCD為3nm等級製程設計，可能是台積電N3E。與目前用於打造Zen5 CCD的台積電N4P製程相比，該製程有望顯著提高電晶體密度、功率和時脈速度。這就是事情變得有趣的地方。該CCD包含12個全尺寸Zen6核心，這是AMD自首款Zen CCD以來效能核心數首次增加。所有12個核心都是單一CPU核心複合體 (CCX) 的一部分，並共享一個公共的L3快取。快取大小可能會相應增加至48MB。 AMD也有望改進CCD與I/O晶片以及相互之間的通訊方式。
   
一直追溯到Ryzen 3000系列Matisse，客戶端桌上型處理器上的兩個CCD都有與I/O晶片的Infinity Fabric連接，但兩個CCD之間沒有直接的高頻寬互連。為了使執行緒在兩個CCD的核心之間遷移，它們必須透過主記憶體進行往返。 AMD希望透過在兩個CCD之間導入新的低延遲橋接連接來解決此問題。如果目標是讓執行緒能夠在兩個CCD的核心之間無縫遷移，從而減少到主記憶體的往返，那麼這種橋接互連的目的就是在兩個CCD之間建立快取一致性。這將大大降低核心間延遲。

由於AMD在Medusa Point中使用了與Olympic Ridge桌上型電腦處理器相同的CCD，因此您可以期待帶有3D V-Cache的Medusa Point版本。 3D V-Cache技術預計將以與Zen5相同的方式在Zen6上實現，並採用倒置堆疊3D V-Cache晶片設計。

鑑於CPU核心數量的增加，尤其是Olympic Ridge擁有多達24個核心和兩個CCD，以及為實現快取一致性而進行的CCD間橋接互連，AMD將需要用於桌上型的新客戶端I/O晶片。新的cIOD預計將建立在三星4LPP（4 nm EUV）代工製程上，該製程比目前cIOD所採用台積電N6 DUV製程有所改進。 AMD關注的一個重點領域是記憶體控制器，它將透過CKD等技術進行更新以支援更高的DDR5記憶體速度。您目前可以運行記憶體速度高達DDR5-8000的Granite Ridge處理器，但使用 1：2時脈分頻器在FCLK和MCLK之間接合，而1：1速度限制在DDR5-6400左右。新的記憶體控制器將以1:1的比例提高速度，並以1:2的比例解鎖超過10000MT/s 的速度。

然後是AI加速的問題，新的cIOD將為AMD提供至少50 TOPS級XDNA 2 NPU的機會。Intel因為其Arrow Lake處理器配備了不符合Copilot+要求的16 TOPS級 NPU而受到批評，該公司可能正在努力在Panther Lake中解決這個問題，因此如果AMD決定在Olympic Ridge的cIOD上實現NPU，我們預測它將至少達到50 TOPS級。

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