台積電N3系列工藝無法提高SRAM密度， 已經與邏輯密度提升沒有關係

上個月，台積電（TSMC）介紹了先進半導體製造工藝的路線圖，包括了3nm和2nm製程節點的各種工藝。今年台積電將推出改進的N3E工藝，成本更低，有著更好的經濟效益，接下來會在3nm製程節點提供更廣泛的產品組合，包括N3P、N3X和N3AE，以滿足不同客戶的多樣化需求。

WikiChip表示，近期得到的信息顯示，SRAM單元在台積電3nm製程節點上，與5nm製程節點基本沒有分別。雖然台積電在早期曾表示，新的製程節點在SRAM單元的密度上是上一代工藝的1.2倍，不過根據最新的信息，差別非常小。此前就有報導稱，台積電在3nm製程節點遇到SRAM單元縮減放緩的問題。

據了解，台積電在改進的N3E工藝上，引入了英特爾早在2011年22nm時期就採用的SAC方案，提高了良品率。不過無論N3E工藝如何改進，SRAM單元的密度都沒多大差別。這也導致了今天台積電談及新製程節點的進步時，主要還是說邏輯密度及製造步驟的改進，有意迴避了這方面的問題。

現代處理器裡，SRAM佔據了芯片很大一部分面積和晶體管數量，如果沒有明顯改進，芯片換用新的製程節點效果就不太明顯了。何況台積電的3nm製程節點成本大幅度飆升，導致了許多芯片公司都選擇觀望，沒有去下單。事實上，SRAM縮減已經不再跟隨邏輯密度提升，這樣的情況已經有一段時間了，只是兩者現在已經沒有什麼關聯。

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