Synopsys將於2021年第三季發布首個針對PCI Express 6.0的完整IP解決方案

Synopsys宣布了針對PCI Express（PCIe）6.0技術的業界首個完整IP解決方案，其中包括控制器，PHY和驗證IP，從而可以早期開發PCIe 6.0片上系統（SoC）設計。 採用Synopsys廣泛部署且經過晶片驗證的PCIe 5.0 DesignWare IP，新的PCIe 6.0 DesignWare IP支援標準規範中的最新功能，包括64 GT / s PAM-4訊號，FLIT模式和L0p電源狀態。 Synopsys的完整IP解決方案可滿足高性能計算，AI和儲存SoC不斷發展的延遲，頻寬和功率效率要求。

為了在所有傳輸大小下實現最小的延遲和最大的吞吐量，用於PCI Express 6.0的DesignWare控制器採用了MultiStream架構，可將單流設計的性能提高2倍。 該控制器擁有可用的1024位元架構，可讓設計人員在關閉1GHz的時序時實現64 GT/s x16頻寬。 此外該控制器還提供了擁有多個數據源和多虛擬通道實現的最佳流。 為了通過內建的驗證計劃，序列和功能覆蓋範圍促進加速測試平台的開發，用於PCIe的VC驗證IP使用本機SystemVerilog / UVM架構，可以輕鬆地對其進行整合，配置和定製。

Synopsys的用於PCIe 6.0的DesignWare PHY IP提供了獨特的自對應DSP演算法，該演算法可以優化模擬和數位均衡，以最大程度地提高功率效率，而與通道無關。 PHY使用正在申請專利的診斷功能，使鏈路停機時間幾乎為零。 用於PCIe 6.0的DesignWare PHY IP的可感知布局的體系結構可最大程度地減少封裝串擾，並允許針對x16鏈路的密集SoC整合。 擁有採用ADC的架構的優化數據路徑可實現超低延遲。

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