AMD未來記憶體戰略：不走Intel老路，支援HBM/WIO2新規範

　　Kaveri及未來的APU面對的一個難題就是記憶體頻寬不能匹配GPU性能增長，Intel的解決方式是集成高速eDRAM緩存，但是AMD不會選擇Intel的道路，他們寄希望於JEDEC未來的HBM及WIO2規範。
　　後藤大叔的文章又來了，上周他撰文分析了AMD Kaveri APU的架構及工藝（CPU、GPU及工藝三重升級，Kaveri APU詳解），後者的GPU部分非常大，將整合512個GCN流處理器單元，數量和性能都會比目前的Trinity/Richland APU提升很多，但是Kaveri APU也不是沒有挑戰的。
　　細心的讀者應該會記得Kaveri APU的512個GCN單元在規模上會達到HD 7750顯卡的級別，但是性能肯定會比HD 7750差好多，其中一個主要原因就是頻寬問題，HD 7750搭配128bit GDDR5緩存的頻寬是72GB/s，而Kaveri APU支持的是雙通道128bit DDR3記憶體，即便上到DDR3-1866，總頻寬上跟獨顯也不能相比，更何況這個頻寬還是要跟CPU分享的。
　　後藤弘茂今天這篇文章就是講AMD如何解決未來APU的頻寬問題的，這裡討論的是未來的技術，並不一定能在Kaveri APU上實現。
APU頻寬問題：eDRAM雖好，代價太高

Kaveri APU集成了512個GCN流處理器單元

　　隨著GPU性能的不斷提高，頻寬問題並不是第一次出現了，Intel也遇到了這樣的問題，他們的解決方法是集成高頻寬的eDRAM緩存，Haswell處理器中GT3e就是這樣解決的，這個問題我們之前也有過論述，詳情可以參考：GT3e再揭秘：128MB容量，512bit位元元寬，50美元成本。
　　Intel的這種做法在主機市場已有過先例，即便是最新的Xbox One處理器也集成了32B eSRAM，而AMD在解決APU頻寬時也有過類似的考慮，他們承認Intel集成eDRAM緩存的方式很有意義，技術方向上也是對的，但是這種方案也不是沒有局限。
　　AMD Fusion部門CTO Joe Macri表示他們也考慮這種方案多年了，但是問題在於成本，這是AMD不得不重視的問題。在GT3e核顯的分析中我們知道Intel集成128MB eDRAM緩存的成本是50美元，這個代價非常高，50美元都夠用戶去買一塊獨顯了，把這麼高成本的東西用在CPU上可不是一般人能做出來的。（其實不光是成本問題，Intel擁有先進的制程工藝，可在Haswell上集成eDRAM緩存，對核心面積影響也不一定很大，但是AMD不一樣，沒這樣的工藝可用）
　　當然，AMD在PS4主機處理器上使用的是另一種解決方案——統一GPU、CPU定址的8GB GDDR5記憶體，所以PS4的頻寬高達176GB/s，比得上高端顯卡了，只不過這種專用的技術用在PC上的APU還是不可行，現在根本就沒有使用GDDR5標準的記憶體。
　　eDRAM以及GDDR5記憶體這兩種方案都不可行之後，AMD的目光就放在了JEDEC的標準規範上。
HBM及WIO2：AMD寄予厚望的高頻寬標準規範
　　AMD不能在私有的標準上下賭注，他們寄予厚望的、解決APU頻寬問題的方案就是JEDEC正在制定的標準規範，主要的候選者就是HDM以及Wide I/O 2這兩種規範。
　　HBM（High Bandwidth Memory）以及WIO2（Wide I/O 2）都是存儲標準組織JEDEC正在制定中的兩種高頻寬解決方案，WIO2主要用於未來的移動設備中，功耗比較低，而HBM則面向HPC市場，主打高頻寬。

HBM及WIO2可以通過TSV（Through Silicon Via矽通孔技術）在GPU和CPU之間打通記憶體通道。

　　WIO2預計有256-512個針腳，切割針腳的傳輸速率定為800Mbps，並可超頻到1Gbps運行，這樣一來其頻寬可達25.6-51.2GB/s，超頻時為68GB/s。HBM則由1024個針腳，速率1-2Gbps，總頻寬可達128-256GB/s，相比之下目前384bit位寬的GDDR5頻寬也不過256GB/s。

不同類型記憶體頻寬

LPDDR4與WIO2標準比較

　　WIO2則是一種用於取代目前的LPDDR的新型標準，現在LPDDR3規範的每個die最大頻寬只有6.4GB/s，未來的LPDDR4可達到12.8GB/s，而WIO2則是奔著25.6GB/s或者51.2GB/s去的。
　　Intel GT3e集成的eDRAM緩存單向頻寬50GB/s，雙向100GB/s，位寬256bit，算起來速率不過1.6Gbps，如果對比下面的記憶體頻寬路線圖，那麼就可以發現HBM甚至WIO2的頻寬都能輕易超過eDRAM。

未來的記憶體路線圖

　　根據JEDEC五月份的“Mobile Forum 2013”會議所說，WIO2標準可能在2014年制定完成，HBM標準預定的完成時間進度表甚至會領先WIO2。後藤弘茂之前的文章稱HBM要到2015年才會有實際動作，不過2014年可能就會有商業化產品出現。

移動記憶體路線圖

　　如果是這樣，那麼Kaveri可能是最後的、支援DRAM記憶體的APU了。（我怎麼覺得2014-2015年就開始WIO2、HBM有些太樂觀了，DDR4商業化還沒開始呢）
　　AMD最初打算在GPU部分借助TSV工藝使用3D直接堆疊DRAM的，不過現在他們決定利用一種2.5D的堆疊技術（TSV Silicon Interposer，TSV矽介入），這種方式不需要使用複雜的TSV工藝，這樣有助於提供APU/GPU的良率。

AMD最終選擇的2.5D堆疊工藝

HBM/WIO2與DDR3/4融合的問題
　　通過TSV工藝可以提升HBM/WIO2的容量，如果用於GPU，那麼HBM全部會作為視頻顯存，取代GDDR5顯存的作用，而移動領域使用WIO2也是同樣的情況。
　　但在PC市場，HBM如何在低成本、大容量的情況下用作APU的記憶體就是個問題了。因此，為了提升記憶體容量就要考慮HBM與DDR3/DDR4記憶體的融合問題，這樣可以擴充記憶體容量，不過在同一個封裝上集成高頻寬的HBM/WIO2、（相對）低頻寬的DDR又是一個問題了，這就跟Haswell上集成eDRAM一樣了。

HBM與DDR4記憶體在APU上的架構

　　現在問題又來了，這種融合HBM及DDR4的記憶體需要考慮如何使用HBM及WIO2的問題了。Haswell集成eDRAM的應用中，讀取資料需要tagRAM記憶體，根據核心面積的大小推斷Haswell上只有一個tagRAM，而用於PC的HBM/WIO2容量更大，可達4-8Gbit，那麼對應的tag RAM就需要增多，這又會帶來效率問題。

Haswell的eDRAM架構

　　就算不考慮HBM/WIO2記憶體做不做緩存帶來的硬體問題，軟體方面也存在難題。如果用作記憶體，那麼它必須支援軟體控制，在兩種不同的記憶體類型上進行軟體管理也是很複雜的問題，AMD的解決辦法是統一虛擬定址，也就是之前報導過的hUMA技術。
　　目前的討論還局限於紙面上，AMD何時推出支援HBM及WIO2記憶體的APU還是未知數。