台積電推40nm製程

台積電(TSMC)日前宣佈推出40奈米製程，涵蓋嵌入式DRAM、混合訊號及射頻製程並提供多梯次晶圓共乘服務，並提供40奈米設計服務套件及包括經過製程驗證的合作廠商矽智財、設計自動化工具、台積電的電性參數模型(SPICE Model)及核心基礎矽智財等完整設計生態環境。首批客戶產品預計今年第二季問世。

台積電表示，此一新世代製程包括提供高效能優勢的40奈米泛用型製程(40G)以及提供低耗電量優勢的40奈米低耗電製程(40LP)；其晶片閘密度(Raw gate density)是65奈米製程的2.35倍，運作功率(Active power)較45奈米製程減少幅度可達15%，創下業界SRAM單位元尺寸及巨集尺寸最小的紀錄。目前已有數十家客戶進行產品設計，同時，客戶也已頻繁使用晶圓共乘服務進行產品驗證。


台積電指出，45奈米製程的晶片閘密度原本為65奈米製程的2倍，但透過製造上的創新，其40奈米低耗電量及泛用型製程的晶片閘密度更進一步提高，達到65奈米製程的2.35倍。


新的40奈米低耗電量製程適用於對電晶體漏電高度敏感的應用，如通訊及行動產品；40奈米泛用型製程則適用於高效能的產品應用，例如中央處理器、繪圖處理器、遊戲機、網路、可編程邏輯閘陣列(FPGA)以及其他高效能消費型產品應用。


40奈米製程係由45奈米製程直接微縮(Linear shrink)，而其SRAM效能則完全相同，單位元面積僅有0.242平方微米。除了尺寸及效能的雙重優勢外，不論是40奈米泛用型製程或是低耗電量製程，都可以搭配混合訊號、射頻以及嵌入式DRAM製程，以滿足多種不同的產品應用。


台積電40奈米製程結合了193奈米浸潤式曝影技術以及超低介電係數(Extreme low-k dielectric，ELK)元件連接材料的優勢，其邏輯製程可搭配低耗電量三閘級氧化層(Triple gate oxide，LPG)來支援高效能無線及行動產品應用。此外，40奈米泛用型及低耗電量製程皆提供多種不同運作電壓以及1.8V及2.5V的輸入/輸出電壓以滿足不同產品的需求。


台積電今年的40奈米製程晶圓共乘服務預計於4月、6月、8月、10月及12月推出。目前，第一波客戶採用45奈米╱40奈米晶圓共乘服務已超過200個共乘座(Shuttle Block)。台積電將先於晶圓12廠提供40奈米泛用型及低耗電量製程製造服務，未來會視客戶需求再擴展至晶圓14廠。