結合獨特M語言(M-Language)與以模型為基礎(Model-Based)之解決方案 為通訊及多媒體系統級設計提升10倍以上產能
全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys)今日發表一款結合M語言(M-Language)與以模型為基礎之合成(model-based synthesis)的解決方案--Synphony高階合成 (Synphony HLS, High Level Synthesis) 解決方案，將為通訊及多媒體應用提供較傳統RTL設計流程(flows)高10倍以上的設計與驗證效能(design and verification productivity)。
Synphony HLS可為ASIC及FPGA實作(implementation)、架構探究(architecture exploration)及快速原型建造(rapid prototyping) 提供最佳化的暫存器級(RTL)。此外，透過為系統驗證及在虛擬平台上的提前軟體開發(early software development)所設計的C模型，Synphony HLS將可補強以C/C++語言為基礎的設計流程。若再結合新思科技的Design Compiler®、Synplify® Premier、Confirma™、 VCS®、 System Studio及Innovator等產品，Synphony HLS將提供從IC設計演算到晶片製造(algorithm to silicon)全方位的原型建造(prototyping)、實作(implementation)及驗證(verification)流程。
與傳統的解決方案相較，Synphony HLS提供更加卓越的生產效能，其產品優勢包括:
* 提供從M語言到最佳化RTL解決方案的自動化流程
* 為ASIC及FPGA所設計的RTL架構之合成(synthesis)
* 針對初期演算驗證(algorithm validation)的快速原型建造方法論(rapid prototyping methodology)
* 針對提前軟體開發及快速系統驗證而設計的C模型生成(C-model generation)
* 包含原型建造及ASIC實作等跨流程的整合驗證(unified verification)
Toyon Research 公司程式演算開發工程師Richard Cagley博士表示：「Synphony HLS解決方案將大幅改變FPGA及ASIC 應用於系統驗證及嵌入式軟體開發(embedded software development)的方式。傳統的HLS方法會使得演算設計轉化成FPGA或ASIC晶片(silicon)實作的RTL過程中，消耗大量的硬體工程資源。而Synphony HLS使用MATLAB®處理高階模擬(simulation)及生產編碼(production code)，代表從模擬直接進入硬體分析的時間將只需幾小時或幾天而已，不再像以往需要數月或甚至幾年的時間，如此將大幅提升生產力、時程及品質。」
從M語言及高階IP到最佳化RTL的自動化流程
由於能夠在高度抽象(abstraction)的環境中作精準而簡要的行為表述(expression of behavior)，Mathworks公司所開發的MATLAB®環境已被廣泛使用於演算探究(algorithm exploration)及IC設計。在此環境下的M語言模型通常在RTL過程中被重新編碼(re-coded)及重新驗證(re-verified)，並在某些以C/C++語言程式撰寫的案例中，被當作實作及驗證用途。而相較於手動重新編碼(re-coding)流程比較容易出錯，Synphony HLS可直接從高階M語言程式碼及Synphony HLS最佳化IP模型程式庫(IP model library)中，設計出可實作的RTL及C模型。透過獨特的條件限制驅動(constraint-driven)定點(fixed-point)傳遞(propagation)功能，程式設計師可快速地從高階浮點(floating-point)M碼的可合成子集(synthesizable subset)中取得定點模型，接著Synphony HLS引擎將最佳化的RTL架構合成化以達成面積(area)、速度(speed)及功率(power)的目標。Synphony HLS還可以讓程式設計者使用其所偏好的演算模型程式語言，不需要重新編碼及重新驗證模型，即可提前完成系統級(system-level)之確認(validation)及驗證(verification)。
藉由單一模型達成高階合成
Synphony HLS引擎可為ASIC、FPGA、快速原型建造或虛擬平台等，提供合成最佳化的架構，同時維持實作流程中各個階段的一致性驗證(coherent verification)。針對特定使用對象及架構性限制(architectural constraints)，透過管線技術(pipelining)、排程(scheduling)及結合包括M語言、IP區塊(IP block) ，及所有設計層級(design hierarchy)等跨程式語言及模型限制的最佳化設計，該HLS引擎可提供多層級的自動優化。
關於Synphony HLS之ASIC設計
Synphony HLS解決方案包含先進的時序評估(timing estimation)功能，可自動利用Design Compiler獲取在既有ASIC技術下，於自動化管線(automatic pipelining)及快速時序收斂(rapid timing closure)等步驟中所需的正確資料。
關於Synphony HLS之FPGA設計
Synphony HLS具備為各式FPGA系列產品如Actel、Altera、 Lattice 及 Xilinx所設計的先進時序(advanced timing)及特定裝置(device-specific)的最佳化功能，為現今FPGA裝置如硬體乘法器(hardware multipliers)、記憶體、移位暫存器(shift registers)，及其他先進的硬體資源提供最佳化的對應(mapping)功能。
關於Synphony HLS之快速原型建造設計
藉由Synphony HLS及新思科技的Confirma™快速原型建造解決方案，IC設計團隊能大幅縮短設計週期(design cycle)，針對其IC設計快速進行投片前(pre-silicon)之原型建造，並著手於高效能演算驗證(algorithm validation)及軟體開發。
為提前軟體開發及更快速的系統驗證所設計的C程式輸出(C-Output)
當使用Synphony HLS時，由於C模型的建造是流程開發過程中的自然衍生品(natural byproduct)，因此Synphony HLS可有效補強C/C++語言的實作、驗證及嵌入式軟體開發(embedded software development)等流程。Synphony HLS的定點(fixed-point) ANSI-C模型可廣泛用於的系統模擬環境，及新思科技的Innovator、System Studio、VCS 及 SystemC 等流程的虛擬平台中，因此Synphony HLS可將以C程式語言為主的系統驗證的設計周期大幅提前。
新思科技副總裁暨Synplicity 事業部總經理Gary Meyers表示：「目前市面上還沒有一個自動化的方法，可以產生跨抽象性層級(abstraction levels)的一致性驗證(coherent verification)流程，也沒有可從當前熱門的M程式語言，轉化成具備最佳化輸出的實作流程。然而透過Synphony HLS，我們可以提供一個更為快速且更可靠的系統及軟體驗證途徑。而結合新思科技的系統原型建造(system prototyping)及硬體輔助系統驗證(hardware-assisted verification)等解決方案，程式設計團隊可以更經濟可靠的方式，來設計並驗證複雜的晶片程式及軟體。」
此解決方案包含的套件及上市時程
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