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作者: sxs112.tw
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[處理器 主機板] TSMC介紹12-Hi 3D堆疊製程欲將SoIC推向新的極限

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sxs112.tw 發表於 2020-8-26 10:44:06 | 只看該作者 |只看大圖 回帖獎勵 |倒序瀏覽 |閱讀模式
近年來隨著晶片製程縮減的減速，製造商開始依託於更加高級的堆疊、互連和封裝技術。此外在從水平向3D堆疊推進的同時，晶片的功耗、散熱和設計複雜度也在飛速提升。在本週的技術研討會上，TSMC就介紹了該公司對於未來的最新展望。據悉該公司將大力推進SoIC整合晶片系統的發展。
TSMC-Technology-Symposium-Packag.jpg

由TSMC分享的一張資料可知，這項關鍵技術的複雜度，遠超以往的矽中介層或晶片堆疊製程。因其允許在不使用任何μ-bumps凸點的情況下堆疊矽晶片，而是直接將金屬層彼此對準並鍵合到矽片上。

目前TSMC正在積極探索12-Hi 配置的SoIC 方案，每個管芯都有一系列的矽通孔（TSV），以便每層與其它層進行通訊。其設計理念是每層都可擁有不同的邏輯元素，譬如IO或SRAM 。此外某層也可以是無源的，以充當其它有源層之間的隔熱層。如PPT 所示這種設計的最大厚度為600μm，意味著單層厚度要控制在50μm以下，而傳統標準管芯堆疊解決方案上的凸點間距也是50μm左右。
TSMC-Technology-Symposium-Packaging-00010_2273E26413934DEC9C52E53A87973D18.jpg

至於SoIC，N7 / N6製程下的混合鍵合間距為9μm，N5製程更是可以縮減到6μm 。這表明TSMC擁有一些令人印象深刻的線性製造和晶圓減薄技術，以實現如此高水平的管芯對準與一致性。該公司甚至展望了將之進一步縮減到0.9μm的能力，以使之擴展至矽晶片的後端互連。至於最終的製造難度和客戶的接納程度，仍有待時間去檢驗。

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