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[處理器主機板] WD宣布推出採用RISC-V的SweRV新核心設計

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電梯直達

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sxs112.tw 發表於 2019-12-14 20:10:29 | 只看該作者 |只看大圖回帖獎勵

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WD剛剛為自家SweRV微控制器CPU產品組合增加了兩位新成員，分別是SweRV Core EH1和SweRV Core EL2 。與前代產品一樣，該公司向行業免費提供了寄存器傳送級（RTL）設計抽象，推出了首個採用乙太網路協議的OmniXtend快取一致性存儲器的硬體參考設計，並將對架構的管理和支援轉移給了Chips Alliance 。

據悉SweRV Core EH2 似乎用於微控制器的32-bit有序核心，使用9級流水線@ 2路超標量設計，並支援同時多線程。簡而言之EH2 就是去年推出的EH1的性能增強版本，支援SMT、使用台積電的16nm FinFET製程打造，以實現最佳的PPA（功率、性能和面積）效率。

SweRV Core EH2仍將用到與EH1相同的領域，比如SSD的控制器上。採用WD自家的仿真結果，EH2核心可帶來6.3 CoreMark / MHz的性能表現，高於EH1的4.9 CoreMark / MHz SweRV Core EL2 旨在小型化，以替代控制器SoC 中必須盡可能小的順序邏輯和狀態機。

EL2本身是個32-bit 有序核心，採用1 路標量和四級流水線設計。WD表示將EL2的核心面積為0.023mm2，可帶來3.6 CoreMarks / MHz 的性能。上述三種SweRV核心都將在不久的將來，用於WD的各種產品中。同時該公司還希望它們能造福和豐富RISC-V 生態系統。

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