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作者: sxs112.tw
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[處理器 主機板] IEDM 2020:Intel希望透過堆疊電晶體管將密度提高一倍

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在今年的IEEE國際電子設備會議(IEDM)上,Intel展示了製造技術領域的各種進一步和新的發展。最重要的研究之一涉及所謂的Self-Aligned 3D Stacked Multi-Ribbon CMOS Transistoren,從理論上講這應該使Intel能夠將電晶體管密度提高一倍。
Intel-Nanoribbon-FET_9F6AB1DC2B7740CD8231528444265ED1.jpg

現代半導體零件的電晶體管是以FinFET電晶體管的形式(一種3D晶體管)的形式出現,但是電晶體管的排列目前仍處於平面設計中,即並排。就像三星和台積電一樣,Intel也正在開發採用新的電晶體管設計,並將其用於製造閘極全環(Gate-all-around,GAA)FET,其柵極纏繞在所有四個側面的超薄通道上。改進的通道柵極控制克服了FinFET的物理縮放和性能限制,並允許進一步縮放電源電壓。這改善了電晶體管的性能。
Intel-Self-Aligned-3D-Stacked-Multi-Ribbon-CMOS-1_2D07D69CC5064AAF9B4CB760EEAA7372.jpg

將來Intel希望透過使用Self-Aligned 3D Stacked Multi-Ribbon CMOS電晶體管將這種電晶體管所佔的面積減少一半。為此目的需堆疊兩個電晶體管,但不是使用單獨的製程堆疊(例如在其中它們彼此分開製造然後再組裝在一起),而是在單個步驟中堆疊。然而為此必須對電晶體管的生產進行調整。

消息來源


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clouse 發表於 2021-1-2 10:13:00 | 只看該作者
最少要5年才能商用最多我預言要7-10年.牙膏很容易延期.
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