採用7nm Zen 2架構的 AMD EPYC處理器距離發布還有一段距離，因為該公司預計將在下個月的Computex 2019上推出。雖然我們已經很好地了解了Rome處理器的基礎架構和創新的Chiplet（Zen）設計，但仍然有一些關鍵功能尚未透露，但是由於ServerTheHome的關係，我們現在知道了一個關鍵特性。即將推出的處理器絕對可以粉碎競爭對手。
經過一些調查，ServerTheHome得出結論，AMD的EPYC Rome處理器將具有比預期更多的PCI Express通道。我們知道單個EPYC Rome處理器可能會支援128個PCIe Gen 4通道。雙插槽配置將與Intel Xeon Platinum 9200處理器陣容直接對決，後者也僅採用雙插槽解決方案。Xeon Platinum 9200處理器擁有40個PCIe Gen 3通道，由於2S解決方案中有兩個晶片，所以一共會有80個PCIe Gen 3通道。相比之下單個EPYC Rome處理器已經提供了比Intel雙插槽解決方案更多的PCIe通道。只有Intel 4S和8P解決方案可以為下面提到的每個伺服器解決方案提供更多具有特定PCIe通道數的通道（通過STH）：
Xeon Platinum 9200: 2 CPUs with 40x PCIe Gen3 lanes each for 80 lanes total
Xeon Scalable Mainstream: 2 CPUs with 48x PCIe Gen3 lanes each for 96 lanes total
Xeon Scalable 4P: 4x CPUs with 48x PCIe Gen3 lanes each for 192 lanes total
Xeon Scalable 8P: 8x CPUs with 48x PCIe Gen3 lanes each for 384 lanes total
現在AMD比Intel獲得的主要優勢是PCIe Gen 4的頻寬是PCIe Gen 3的兩倍。這與AMD在其伺服器處理器上使用的更新的Infinity Fabric至關重要。雖然之前的Infinity Fabric依靠PCIe Gen 3速度進行晶片間通訊，但擁有PCI-e Gen 4意味著Infinity Fabric將在此時影響PCI-e容量，直接增強通訊晶片到晶片，socket-to-socket和I/O頻寬速度。
由於可用的頻寬過多，因此對兩個晶片之間的x16鏈路的依賴性會降低，據說這會提供一些靈活性，允許不希望超額頻寬的合作夥伴將其用於實際目的而不是伺服器高速互聯。只有三個x16鏈路而不是四個鏈路將允許額外的PCIe通道可以在IF通信通道之外服務。
這將允許擁有額外的PCIe Gen 4連接，最多為用戶提供多達162個PCIe Gen 4通道。但可以合理地考慮到大多數都不會採用這種方式，因為晶片到晶片I/O的頻寬較低並不是一種理想的方法，但AMD提供了一條可供選擇的途徑。還有一些客戶可以通過禁用兩個x16鏈路來獲得多達192個PCIe Gen 4通道，但STH報告說現在OEM正在支援2個插槽間鏈路（192個PCIe Gen 4）通道，儘管它會提供與第一代EPYC Naples處理器相同的互連速度。
僅僅為了比較，第一代EPYC Naples的Infinity fabric是以10.7 GT / s的速度執行，需要4x16 Infinity fabric來滿足頻寬需求。但在EPYC Rome中，Infinity fabric的執行速度為25.6 GT / s，是第一代EPYC處理器速度的兩倍多。這意味著您只需要2 x16 Infinity fabric進行晶片到晶片通訊，並且使用的Infinity fabric越多，延遲和頻寬就越好。然而需要考慮的一件事是EPYC處理器上的PCIe Gen 4需要一個帶有更新PCB設計的略微新平台。
新的EPYC Rome處理器的另一個主要特徵是SCH (Integrated Server Controller Hub) ，它被稱為獨立的14nm I/O晶片。在之前的處理器中，AMD必須依靠低速第三方控制器來共享大量資源，包括PCIe通道。AMD計劃為SCH提供額外的每個CPU通道來驅動NVMe和其他必要的I/O，但不一定是由主x16鏈路驅動的高速連接設備。這個額外的通道不是核心x16鏈路的一部分，而是一個獨立的鏈路，將提供給EPYC羅馬I/O晶片。
如果這項研究是正確的話，看起來AMD處於領先地位。據報導到2020年，他們將獲得兩位數的伺服器市佔率。除非Intel使用代號為Ice Lake-SP的10nm Xeon CPU陣容做出一些重大改變，否則對於他們的Xeon伺服器工作而言看起來並不是那麼好。
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