Intel Tiger Lake CPU架構–可能出現類似HEDT的10nm快取重新設計

早在Intel發布Skylake架構時，Intel便開始在HEDT系列中重新平衡其CPU的快取架構。根據Geekbench的說法即將到來的10nm Tiger Lake行動CPU可能會進行類似的快取重新設計。

假設Intel在發布HEDT Skylake-X CPU之前採取了類似的措施，那麼Intel可能會繼續向Tiger Lake發展。在Skylake-X的情況下Intel減少了L3快取的容量，而增加了低延遲的L2快取，但是對於Tiger Lake-Y而言，Intel可能會在L1，L2和L3的每個快取中進行改進。以前行動和桌上型CPU共享相同的快取架構，但是通過重新設計，Intel可以提高行動CPU的效率。

查看Geekbench的報告，所討論的系統正在執行Tiger-Y-Y CPU，擁有四個核心和八個線程。該晶片擁有顯著改變的快取，每個核心擁有1,280KB（1.25MB）的大型L2快取，從而使L2快取總數達到了5,120KB（5MB）。L2高速快取的數量比其前身提高了400％。隨著L2高速快取的顯著增加，Intel的展示CPU擁有50％的L3高速快取大小，總共增加了12MB。

至於L1快取，Intel將L1指令快取的大小提高到48KB，儘管L1數據快取保持在32KB。經過測試的CPU似乎可以克服現有Skylake-X CPU所需的權衡；L2高速快取的增加並不以L3高速快取的減少為代價，因此整體性能得以提高。Tiger Lake有望做出的其他改進包括導入PCIe 4.0（該功能目前僅適用於AMD的X570和TRX40平台）以及多達96個EU的Intel Xe iGPU。

預計Tiger Lake CPU系列將在2020年至2021年的某個時間投放於市場，但Intel的10 nm製程在全面生產之前還有一段路要走。Tiger Lake將成為Intel第一代10nm Ice Lake的繼任者，並將作為Intel Process-Architecture-Optimization中由Intel（10nm ++）構建的第三代10nm版本的最優化步驟而形成。

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