台積電將能製造120mm*120mm的晶片
認為AMD的Instinct MI300X和Nvidia 的B200 GPU很大嗎？再想想：台積電在北美技術研討會上宣布該公司正在開發其晶圓上晶片（CoWoS）封裝技術的一個版本，該技術將使系統級封裝（SiP）的尺寸增大兩倍以上。代工廠預計這些將使用120x120mm的巨大封裝，並消耗千瓦的功率。最新版本的CoWoS允許台積電製造比光掩模（或稱光罩版，858mm2）尺寸約3.3倍的矽中介層。因此邏輯、8個HBM3/HBM3E記憶體堆疊、I/O和其他小晶片最多可佔用2831 mm2。最大基板尺寸為80×80mm。 AMD的Instinct MI300X和Nvidia的B200都使用這種技術，儘管Nvidia的B200處理器比AMD的MI300X更大。
下一代CoWoS_L將於2026年投入生產，將能夠實現約5.5倍遮罩版尺寸的中介層（這可能不如去年宣布的6倍遮罩版尺寸那麼令人印象深刻）。這意味著4719 mm2將可用於邏輯、最多12個HBM記憶體堆疊和其他小晶片。這類SiP還需要更大的基板，根據台積電的資料，我們正在看到100x100mm。因此此類處理器將無法使用OAM模組。
台積電不會就此止步：到2027年，它將擁有CoWoS技術版本，該技術將使中介層的尺寸達到光罩尺寸的八倍或更多倍，這將為小晶片提供6,864mm2的空間。台積電設想的其中一種設計依賴於四個堆疊式整合系統晶片(SoIC)，與12個HBM4記憶體堆疊和額外的I/O晶片相配合。這樣一個龐然大物肯定會消耗巨大的功率——我們這裡討論的是數千瓦，並且需要非常複雜的散熱技術。台積電也預計此類解決方案將使用120x120mm 基板。
有趣的是今年早些時候Broadcom展示了一款客製化AI處理器，有兩個邏輯晶片和12個HBM記憶體堆疊。我們沒有這款產品的具體規格，但它看起來比AMD的Instinct MI300X和Nvidia 的B200更大，儘管沒有台積電2027年計劃的那麼大。
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