AMD 3D V-Cache技術已開發多年，終於在Ryzen 9 5950X樣品中首次出現
幾個月前AMD發佈了關於他們的Ryzen CPU新技術的資訊。AMD的3D V-Cache技術帶來多達64MB的額外L3快取，並將其堆疊在Ryzen CPU的頂部。3D快取從一開始就被設計為可堆疊。這證明了AMD在這項技術上已經持續了工作幾年。現在來自TechInsights網站的Yuzo Fukuzaki提供了更多關於AMD快取技術新進展的細節，Fukuzaki在Ryzen 9 5950X樣品上發現了具體的連接點。樣品上還有一個額外空間的說明，透過提供更多的銅質連接點，為3D V-Cache創造了無障礙環境。
堆疊安裝過程利用了一種叫做"Through-Silicon"的技術，即TSV，它透過混合粘合將SRAM的第二層連接到晶片上。在TSV中使用銅而不是通常的焊料，可以實現熱效率和更多的頻寬。這取代了使用焊料將兩個晶片相互連接的做法。
他還在LinkedIn關於這個問題的文章中指出：為了應對memory_wall問題，快取記憶體的設計很重要，這是快取密度在製程上的趨勢，邏輯上的3D記憶體整合可以有助於獲得更高的性能。隨著AMD開始實現Chiplet CPU整合，他們可以使用KGD（Known Good Die）來擺脫模具的低產量問題。在IRDS（International Roadmap Devices and Systems）中，這一創新預計將在2022年實現。
TechInsights以反向方式深入研究了3d V-Cache的連接方式，並提供了以下發現的結果：
TSV間距；17μm
KOZ尺寸；6.2 x 5.3μm
TSV數量粗略估計；大約23000個
TSV製程位置；在M10-M11之間（共15種金屬，從M0開始）
我們暫時只能猜測AMD計畫在其未來的結構中使用3D V-Cache，例如在不久的將來發佈的Zen4架構。這項新技術使AMD處理器在Intel技術之上有了一個有利的飛躍，由於我們看到CPU核心數量每年都在增加，因此L3快取的大小變得越來越重要。
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